想规划您的设计么?
Hydra 是一款可以单独使用的自动化平面布局综合以及层次化的设计规划解决方案，具备完善的物理优化功能，确保了精确的平面布局图交付。同时，Hydra 也能够与微捷码的RTL-to GDSII 流程充分地整合在一起，确保了设计师们能够管理数百万级门控电路设计的复杂度，从而可靠地实现时序收敛。除了诸如时序、面积以及拥塞等标准之外，Hydra前沿的平面布局规划算法将功耗也一并加以考虑。其结果就是，与通过传统的平面布局技术设计所得的芯片相比，以Hydra生成的平面布局图为基础的芯片仅需要消耗30%的功率。

Titan:统一的、自动化的、全混合信号设计解决方案
混合信号芯片完工修整往往是手工进行，同时包含了多项刚好在芯片投片前所发生的工作。由于缺乏自动化，芯片完工修整活动和行动往往不能反映回主设计，而导致未来几代设计有重用性的重大问题。微捷码已藉由引进一个真正统一的、自动化的、全片的混合信号设计、分析和验证解决方案叫Titan，来对此作出回应。 Titan前所未有的整合水平和自动芯片完工修整，使芯片完工修整、模拟/定制数字设计实施和全芯片电路仿真的生产力显著增加。

利用Talus qDRC将签核引入实施流程
利用微捷码新的Talus qDRC工具，物理签核目前已经成为现实。这一基于实施的工具创建了签核的布局后标准，赋予了设计师们在同一设计环境中轻松修正所有错误的能力，以便更早地，更准确地随需预防成本问题，同时，保证了全部的数据完整性。设计师能够看到所有的层，所以不存在模糊不清的问题，修正方案也切实可行。同时，设计师还能够看见所有的单元和混合信号的硬件IP。最后，在Talus中能够获得一个签核质量的设计校验。新的处理架构使得设计师能够获益于仅占用很少内存的跨多CPUs的线性升级。这一架构也提供了如闪电般迅速的递增功能，将运行时间缩短了10倍之多。

透过RTL到GDSII实施流程进行全面功耗优化
当前，数字集成电路(硅晶片)的设计日益变得越来越大型化和复杂化—包括ASIC, ASSP与片上系统(SoC)—设计的功率收敛和电路的功率完整性开始逐渐成为工程资源中的主流问题，进而有效器件整体的面市时间。

特征表征到硅片的可制造性设计（DFM）流程
在数字集成电路（IC）的设计过程中，DFM（可制造性设计）的概念—直到最近—是指GDSII文件的后处理过程，包括各种分辨率增强技术（RET），诸如光学邻近校正（OPC）、相移掩模（PSM）等。在65纳米及其以下技术标准环境下的芯片制造过程中，这一概念不再可行。为了实现可被接受的性能及良率目标，整个设计流程已经演变成了如图1所示的有DFM意识的流程。包括有DFM意识的特征表征；有DFM意识的实施、分析及优化；以及— 最后 —有DFM意识的签核验证。

真正的DFM 和DFY 需求
目前，可制造设计(DFM)和可确保良率设计(DFY)吸引了大量的关注力。其中的一个问题是就电子和电子设计自动化(EDA)业界的很多事项而言，DFM和DFY的条款还没有详细定义。事实上，因为不同的公司往往站在它们各自的立场上以不同的方式来定义这些条款，因此可能有一种论调是这些条款已经定义得过于详细了。

协同封装白皮书入门
正如平面规划已成为SoC设计致胜的关键，协同封装的I/O规划是达成成本目标、符合市场投放时间要求和完成性能目标的重要因素。没有这种规划，过于复杂的封装就会极大地提高产品成本——经常使芯片的封装成本超过硅片的成本。I/O规划必须成为整个系统设计流程的一部分，所以硅片设计团队必须学会处理和封装相关的事务。因为可以将封装指南安装在设计工具内，所以硅片设计师没必要成为封装专家。但是，他们需要了解一些长期被忽略的封装概念。本白皮书解释了这些概念，描述了能够符合当今产品成本要求的协同封装的设计方法。对于硅片设计团队而言，这也是关于I/O规划的概述。