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统一的时序模型 |
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详细的器件和连接线建模
贯穿物理综合整个过程的一致的模型 |
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| 独特的FPGA映射和布局技术 |
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布尔匹配和/或MUX映射
逻辑的头包和整体布局驱动的集群
映射到整体和本地FPGA时钟
ALU, RAM, ROM, MUX, FSM推理
时序驱动的优化、重构和重建
自动约束的寄存器插入、输出端优化
连续的优化(时序重定)
约束驱动的布局和重映射 |
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增强ASIC综合技术 |
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标准的VHDL/Verilog编码风格和SDC支持
资源和表达共享的面积和时序最小化
通过架构开关实现自由的数据路径综合
嵌入式的静态时序分析和查看
功率优化,自动时序门控
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| 平台 |
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Windows 2000®
Linux
Solaris® |
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