有DFM意识的（可制造性的设计）设计环境需求包括特征表征；实施、分析以及优化；以及签核验证。

简介

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在数字集成电路（IC）的设计过程中，DFM（可制造性设计）的概念—直到最近—是指GDSII文件的后处理过程，包括各种分辨率增强技术（RET），诸如光学邻近校正（OPC）、相移掩模（PSM）等。在65纳米及其以下技术标准环境下的芯片制造过程中，这一概念不再可行。为了实现可被接受的性能及良率目标，整个设计流程已经演变成了如图1所示的有DFM意识的流程。包括有DFM意识的特征表征；有DFM意识的实施、分析及优化；以及— 最后 —有DFM意识的签核验证。

图1. 有DFM意识的设计流程（从特征表征到签核验证）。

本文首先解释了与超深次微米技术相关联的若干问题，包括工艺过程的可变性、光刻技术、制造和良率问题等。接下来阐述了具备真正DFM意识的设计环境需求。最后，介绍了微捷码（Magma?）有DFM意识的解决方案。

工艺过程可变性、光刻、制造和良率问题

集成电路制造工艺过程生来就不够完美。温度上的轻微偏差、工艺步骤的持续时间、化学制剂的浓度（诸如掺杂剂水平），以及每只晶圆之间、同一晶圆上不同晶粒之间及同一晶粒上不同晶体管之间的细微差异都会导致各种各样的结果。

随着芯片结构临界尺寸的不断紧缩，细小的物理变化都会导致相当大的电气变化。举例说明，当以微米为单位度量门极氧化物的厚度时（或其中的较大组成部分），从一个晶体管到另一个晶体管氧化层厚度的细微变化产生的影响可能是微不足道的。但是，比较而言，目前由于门极氧化层只有几个埃厚，因此厚度上的轻微变化都将会引起更大比例的偏差。

可变性的另一个重要贡献因素是贯穿于整个晶圆制造过程中的一系列化学机械研磨（CMP）步骤。这些步骤都会引起整个晶圆表面以及晶粒表面厚度的变化。各个技术节点之间，以绝对值形式表达的CMP变量实际值大体相同。由于与90纳米技术标准环境相比，60纳米技术标准下的线轨更小（宽度和高度两方面），因此厚度相同的“delta”变化在65纳米技术标准下将会导致大比例的偏差（如图2所示）。尽管金属密度已经被加强，以避免灾难性的失败，但是在电气性能上仍然存在着严重的参数影响问题。

图2. 与90纳米结构（右）相比，厚度相同的“delta”变量在65纳米结构中（左）将会产生更大的影响。

在65纳米及其以下技术标准中，光刻效果成为影响制造可变性的最大贡献因素。请参见图3，图示了芯片中部的一个门极电路。

图3. GDSII （左）与实际生成的硅片（右）对比。

由GDSII呈现的与这一逻辑门关联的几何形状轮廓如左图所示（红色轮廓线代表硅片中的扩散面积，而四个绿色的长方形则代表与个体晶体管相关的多晶硅门极区）。右图右上角的黄色箭头指出了与其中一个晶体管关联的通道宽度和长度（通道是门极电路实际覆盖的硅面积）。图3图示了光刻效果是如何导致偏差从一个晶体管传递到另一个晶体管的。

目前，实际的问题是硅芯片上的特征（结构）要比用来生成这些硅片的光波长要小（如图4所示）。如果假定图中所示的绿色几何形状是理想的（希望得到的）图形，那么它就是由传统的物理设计流程工具生成的初始GDSII文件中所描述的形状。现在的问题是：如果通过光掩膜工艺原样复制该形状，那么随着最新的技术标准下特征尺寸的缩减，在硅片中显示的相应形状将会失真，可能会远远偏离理想的形状。

 
图4. 所见并非所得

在传统的设计流程中，往往通过利用各种RET（分辨率增强）技术对GDSII文件进行后处理来解决这一问题，如OPC（光学邻近效应修正）和PSM（相移掩模）技术。举例说明，工具系统通过增强现有的特性或增加新的特性－也就是著名的次分辨率辅助特性（SRAFs）－来修正GDSII 文件，以获得更好的适印性。这意味着如果工具设计的印刷工艺过程会以某种方式失真，那么可以通过增加相反方向的失真试图使两种失真相互抵消。

存在的问题是设计中的每个结构都会受到相邻近结构的影响。换一种方式来说就是如果在GDSII文件和光掩膜中创建的两个几何形状相互隔离，那么这些形状就能够以特定的方式被印刷出来。但是如果相同的形状位置彼此相邻，这些形状之间的干涉效应通常以抽象的方式导致彼此形状的失真。

所有这些影响的结果都会导致时序、噪音、功率损耗以及—最根本的—良率偏差。制造和良率问题通常被归类为表1所示的四大类。灾难性的问题是指那些诸如缺少通路导致芯片完全失效的问题。相比而言，参数问题能够保留芯片的功能性，但是可能超出额定范围，例如，500M赫兹的器件只能运行在300M赫兹，或者设计功耗小于5瓦的组件实际功耗却为8瓦。灾难性问题和参数问题的起源可以被细分为系统（特性驱动的）效应和统计学（随机）事件。

表1.制造和良率问题被分为四大类

真正有DFM意识的解决方案必须能够积极地解决这四大类问题，意即能够在实施、分析、优化和验证过程中为所有的系统和统计效应建模。

形成了芯片上通路的每个元素－诸如线段、通路和单元（逻辑门）－都具备与之相关联的特征（延迟、功耗等等）。这些特征随工艺过程的功能、电压和温度（PVT）不同而变化。在180纳米或者以上技术标准的器件中，晶粒内和晶粒间的PVT差异是可以忽略不计的，有可能做出假设和简化。这些假设前提条件是芯片表面上的任一工艺过程偏差都是一致的，而且芯片表面上诸如核心电压和温度等环境条件是稳定的。但是，当面向90纳米及其以下设计标准时，PVT处理类型已经无法满足需求，而且这种单一的假设必须被更精确、更实际的电气效果分析所取代。

90纳米及其以下设计标准的一个不容忽视的问题是晶粒内的变化变得更为重要。这意味着晶圆中心的晶粒可能与晶圆边缘的晶粒性能不同（图5a）。在本例中，水平的x轴代表中值附近的变化量，而垂直的y轴则代表具备一定数值的x的概率。这里是指概率密度函数（PDF）。因此这些晶粒内变化需要从更多角度对设计进行分析就显得不足为奇了。

更糟糕的是可能存在严重的晶粒内变化的事实。例如，蚀刻工艺过程的不一致会导致晶粒内某些区域的线轨比其它区域的线轨稍宽一些。同样地，化学机械研磨（CMP）工艺过程中的变化可能会导致晶粒内某些区域的线轨比其它线轨要细一些。由于线路加热以及晶体管开关活动能够导致温度的局部变化，因此局部电压降（IR）的影响也变得重要起来。所有这些因素都会导致这些区域内的晶体管开关速度、功耗以及噪音等特征的变化（图5b）。

图5a, 5b. 90纳米及其以下设计标准中晶粒内和晶粒间的变化

所有这些都意味着不再可能假设芯片中的所有延迟路径运行速度或快或慢（例举）。取而代之的是芯片中的某些区域可以运行快一些，而其它区域会运行慢一些，另外一些速度则介于两者之间。一些区域彼此互相交互，而另一些区域则在逻辑上相互独立，凡此种种，无疑都增加了复杂度。

传统的解决方案是防护带设计，也就是说根据最糟糕的条件来进行设计（加上一小部分额外的“仅为了确保正确”）。在很多情况下，这种设计会增大组成关键路径的门极晶体管的尺寸以增加他们的驱动能力（在现代设计中路径的比例在增加），但是继而这些门极也会需要更多的面积、消耗更多的功率以及—潜在地—产生更多的噪音。

分析结果表明传统的基于最极端情况的解决方案（例如最小的－典型的－最大的）极不准确，无法完全地优化性能。此外，通过了传统基于最极端情况签核的设计，仍然会由于设计对制造工艺过程的变化极度敏感而失败。

为了解决这些问题，需要采取成熟的片上变量（OCV）分析确保悲观问题的最小化。同时也需要各种工具来计算统计结果，这意味着要使用伪随机的变量（而不是固定值），并生成统计学的PDFs，与固定的最好情况和最快情况模型正好相反。这些统计学的PDFs本质上捕获了与多重极端情况案例相关的属性。这就意味着，举例说明，执行基于统计学的时序分析能够与执行多重离散角运行一样，有效地处理相同的信息。极大地减少了时序运行的次数，因此缩短了设计周期，并对能够满足时序、功率、噪音和良率目标的设计树立了极大的信心。

有真正DFM意识的设计环境需求

在描述有DFM意识的设计环境需求之前，请注意设计工具（特别是实施、分析和优化引擎）通常都是“基于规则的”。也就是说他们被赋予了一系列的规则，用来分析和修改设计，以确保设计没有违背规则。然而，在目前的超深次微米技术时代，这些规则无法反映制造流程的根本特性。即时设计工具小心翼翼地遵循由制造厂提供地所有规则，所获得的芯片仍然存在参数的（或者甚至是灾难性的）问题。

为了解决这些问题，目前的工具需要采用“基于模型”的技术。也就是说，工具要能够模拟芯片的实际制造过程。例如，在光刻仿真过程中，工具模拟了光经过掩膜和任意透镜的过程，它如何与表面的化学试剂发生反应，以及最后的结构是如何生成的。

有DFM意识的特征表征和建模
具备真正DFM意识的设计环境首先要具备有DFM意识的特征表征。包括使用各种与标准单元库相关的文件－连同由制造厂提供的PDK（工艺过程设计套件）和DFM数据/模型－以及描绘关于工艺过程变化和光刻效果的特征库来创建与时序、概率、噪音和良率上下文相关的统计学PDFs。

具备真正DFM意识的特征表征环境也会综合考虑CMP的影响，利用临界面积分析（CAA）等技术来说明随机粒子缺陷，从而提供了个体单元的良率评分。也允许模型特征过程同时提供灵敏性和鲁棒性度量，继而能够通过实施、分析和优化引擎来开发。例如，在了解了每个单元的延迟或者泄漏灵敏度之后，实施工具就能够通过避免使用此类单元，或者改变他们的位置将灵敏度降低到最小，从而优化了关键时序路径。

有DFM意识的实施
传统的综合引擎以库中各类单元时序、面积和功率特征连同设计师提供的设计约束为基础实施他们的选择和优化。在有DFM意识的环境中，综合引擎会充分考虑每个单元的噪音和良率特征，形成库单元的可变性特征（工艺过程和光刻），以及这些特征影响每个单元的时序、功率、噪音和良率的方式。

关于流程的物理设计部分，设计中的每个结构都会受到紧邻的其它结构形式周边环境的影响。如果两个单元彼此距离很远，离其它结构也很远，那么构成该单元的几何形状必然能够被印刷出来，但是如果相同的单元位置彼此被安排得非常接近，制造这些单元的光之间会产生干涉效应，进而以抽象的方式导致形成单元的几何形状失真。这就需要布局规划工具具备光刻意识，而且能够留意下游制造RET工具的局限性和需求。

同样地，布线引擎中嵌入的光刻仿真功能使得工具能够识别必须规避的图形和位置，也就是是布局规划必须要修改以避免导致下游的RET无法修复的光刻“热点”的图形和位置。有光刻意识的布局规划和布线的结合使得对后布局RET的需求降低到了最小，增加了任意RET所需要的效力。

有DFM意识的分析和优化
本章节讨论了对时序、功率、噪音和良率影响的分析和优化。首先，考虑时序。每个形成穿过芯片路径的元素－如线段、通路和单元（逻辑门）－都与延迟关联。这些延迟随PVT函数发生变化。
 
传统的设计环境以最坏情况分析引擎为基础，如静态时序分析（STA）。静态时序分析假定不同路径上的最坏情况延迟。例如，STA假定形成某一特定路径的所有延迟是最大的或者最小的，当然这肯定是悲观不切实际的。为了解决这些问题，有DFM意识的设计环境必须采取基于统计学的方法，如统计静态时序分析器（SSTA）。

具备真正DFM意识的设计环境的重要方面是有限度地使用有DFM意识的分析，无需相应的有DFM意识的优化能力。例如，为了执行有变化意识的时序优化，有DFM意识的SSTA引擎必须能够说明灵敏性和危险性的问题。为了图示上述概念，请参考图6所示的两个时序PDF曲线。哪一个更危险呢？

图6.有DFM意识的SSTA必须能够说明灵敏性和危险性。

在传统的STA中，更关键的路径是对电路延迟影响最大的路径；即，负面影响最大的路径。相比较而言，在有DFM意识的SSTA中，最关键的路径是对电路延迟影响概率最大的路径。这也就是有DFM意识的SSTA优化必须以诸如用于决定关键路径的危险性度量功能为基础进行的原因－该路径最有可能成为制约因素。

除了时序分析和优化之外，其它所有的分析和优化引擎（泄漏功率、噪音和良率）也必须采用有变化意识的统计学技术，以便于有效地说明变化。利用这些技术，有可能使设计对变化更加鲁棒，不敏感，因而能够最大化器件在整个生命周期的良率。

有DFM意识的签核验证
最后，设计环境必须提供有DFM意识的签核验证。在这一阶段，DFM优化的设计被传递到一整套验证引擎，实现诸如DRC和LPC的检验。总之，所有引擎必须能够分析并验证时序、功率、噪音和良率上下文关联的关于工艺变化和光刻效果的设计。

由于许多可制造问题要比必须遵守的规则编码更难，因此物理验证环境必须提供基于模型的解决方案。此外，大量的设计数据需要处理，因此验证解决方案必须是有效的、可升级的。

微捷码（Magma）公司有 DFM意识的设计环境

微捷码（Magma ）是业界领先的characterization-to-silicon™ DFM意识的综合解决方案供应商（图7）。首先，QuickCap® NX、SiliconSmart® DFM和 Quartz™ DRC-Litho引擎提供了一整套的面向时序、功率、噪音和良率分析的模型特征表征环境，包括对光刻和工艺过程变化效果的支持。

接下来采用微捷码（Magma）Talus™ 平台的有DFM意识的实施、分析和优化，其中采用了有DFM意识的引擎，诸如Talus DFM、Quartz SSTA（统计的静态时序分析）、Quartz RC （有变化意识的寄生提取）以及签核验证的Quartz DRC-litho 引擎。

这一革命性数字集成电路设计流程的关键特性是它使用了统一数据模型，以及所有的实施、分析和优化引擎都具备立即、协同访问相同数据的特点。这对于实际谈判的意义在于，举例说明，在布线器布线的同时，RC寄生能够被提取；延迟、功率、噪音和良率计算都会被执行；该线路的信号完整性能够评估出来；同时布线器能够利用这一数据自动地、悄悄地做出任何必要的修改。

通过在实施流程中整合DFM，由独立的单点工具方法引起的可能的设计迭代得以消除。任何设计决策和权衡都贯穿在整个设计中。因此，任何核心的改进，如面积缩少、动态和静态功率下降都能够立即实现，设计师们能够确保可能的DFM结果不会影响或者削弱上述优势。

图7. 微捷码（Magma）的characterization-to-silicon 有DFM意识的解决方案

设计完成之后，在出片之前，有DFM意识的签核验证能够通过Quartz DRC/LVS/Litho引擎自动实施。

总结

面向65纳米及其以下技术标准时，为了获得可接受的性能和良率目标，整个设计流程必须衍变为有DFM意识的。包括有DFM意识的特征表征；有DFM意识的实施、分析和优化；以及有DFM意识的签核验证。

具备真正DFM意识的环境能够在设计的每个阶段说明与时序、功率、噪音和良率上下文关联的工艺过程变化和光刻效果。该流程始于单元库的特征表征；然后是实施、分析和优化；最后以签核验证结束。

微捷码（Magma）公司是业界领先的从特征表征到硅片有DFM意识的综合解决方案供应商。利用微捷码（Magma）公司革命性的Talus 设计平台，任意大型的设计都能够在两天之内完成，抑或是更少地使用自动芯片创建（ACC）流程。这一先进的自动化并不会牺牲产品的质量。改进的分析准确度和可变性管理－以及用于优化灾难性和参数良率的内置DFM技术－必将产生性能更好、面积更小、功率最低的设计产品。这些设计天生就对工艺过程变化具备较低的灵敏度，因此最大可能地确保了良率。