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  数码设计Hydra混合信号Titan Chip Finishing执行Talus DesignTalus qDRCTalus Power Talus Power Pro Talus Vortex -------------Blast Create Blast Plan Pro Blast Fusion Blast PowerBlast Rail NX Blast Noise Blast Yield Blast Yield TX Blast Fusion QT 分析工具Quartz DFMQuartz RailQuartz TimeQuartz RC QuickCap QuickCap NX Quartz Formal Quartz SSTA物理验证Quartz DRC & LVS 描述SiliconSmart / HP
SiliconSmart DFM
SiliconSmart Sign-Off模拟电路FineSim Pro FineSim SPICE FineWave芯片/封装共同设计RioMagic
RioMagic / Wirebond
晶圓廠分析Merlin's Framework
Camelot
YieldManager
LogicMapSmart Sampling    
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Talus Vortex物理设计环境能够在贯穿整个设计过程中，确保网表级和芯片级约束的迅速开发，同时无需牺牲设计的质量或交付进程。该环境通过自动布局图生成和完善的设计收敛，引人注目地改善了物理设计师的生产力。与这一整合的实施和签核级系统实现了较传统的分立工具流程更为卓越的时序和信号完整性、更小的面积、更低的功耗、更好的可制造性、更快的周期时间以及更高的容量。上述这些功能与可选择的跨多台计算机的自动化分布式处理相结合，确保了Talus Design和Talus Vortex能够完成从RTL到GDSII任意规模设计的实施，而且是以可预测的方式。 设计工程师需要根据设计规范对设计进行变更，这些变更往往贯穿在整个实施阶段中。在传统的层次化结构流程中，一旦RTL、时序以及物理约束合而为一时，则需要大量的手工工作使变更能够反映到物理分割以及焊点位置的各个层次、平面布局图、尺寸以及形状。而对于65纳米（nm）及其以下尺寸的系统芯片（SoC）设计，设计师们需要一套自动化的自顶向下或自底向上的整芯片级综合方法。Talus Vortex 满足了设计流程的方方面面，规避了耗时的手动工作，从而有效避免了生成新的错误—特别是对于那些必须在设计阶段的晚期进行的变更—同时确保了设计的收敛。 Talus Vortex实施系统面向高性能、高复杂度、低功耗的纳米级设计提供了完全整合的从网表到GDSII的流程，包括：优化、布局图、布线、有效的漂移时钟生成、布局规划以及功率规划、递增的RC提取以及一个独立的递增的时序分析引擎。Talus Vortex 以微捷码统一数据模型为基础而构建，使用了新型的基于强度的延迟模型，定义了一套关于容量、运行时间以及性能的新标准。与Talus Power综合的低功耗设计功能相结合，Talus Vortex在无需牺牲时序和面积的条件下实现了意义重大的功率降低。
基于强度的延迟模型，实现了最理想的时序通过Talus Vortex系统，微捷码引进了新的以基于强度的延迟模型为基础的优化功能。这一新的延迟模型能够在优化的早期阶段精确地判断缓冲和尺寸规模的影响。每个单元都会被分配一个连续的驱动强度，该强度提取了技术库中可用的实际尺寸。Talus Vortex 系统通过自动地提取HyperCell™模型，替代了每个逻辑块，而不是使用来自库中的固定单元。这些都是具有可变驱动强度的功能性布局保持器单元。最初的布局和布线是通过利用HyperCell模型来判定设计中所有路径的最终优化时序来完成的。在贯穿整个优化过程中，平面规划优化是通过根据负载和时序的变化不断地调整每个HyperCell的强度来实现的，从而确保了在优化的各个阶段都能获得最理想的延迟。最后，HyperCell通过一个离散的尺寸被映射到实际的库单元中。Talus Vortex 通过使用优化的连续规模调整连同适合的缓存，能够实现消耗更低功率，使用最小面积，同时满足时序需求的设计。
内置的、低功耗设计和优化Talus Vortex 系统提供了一个整合的功率优化流程，与传统的独立实施工具相比，在实现了较高性能的同时，功耗下降最高可达到20%。功率优化功能能够实现比传统的综合更低的动态功耗。只通过优化的单元尺寸规模来驱动已知的负载，从而避免了单元中不必要的功率消耗。通过优化的尺寸规模来平衡单元的输入偏移也被用于降低整体开关功率。其它的功率优化功能，诸如基于多阈值电压（multi-Vt）库的优化、有DFT（可测试性设计）意识的自动时钟门控、在标准单元库中使用整合的时钟门控单元、同时检测被激活的寄存器以及层次化的时钟门控逻辑嵌入等技术，都能够最小化功率，改善可测试性。 这种方法免除了对功率网格冗余设计的需求，节约了芯片上宝贵的布线资源和空间。该自动化方法极大地缩短了设计收敛时间，同时无需牺牲芯片的性能。需要进一步说明的是，低功耗设计功能是做为可选项提供给用户的。这些功能包括电压岛支持、自动的MTCMOS 开关嵌入，以及支持统一功率格式（UPF）。
自动的宏布局和物理综合与传统的流程需要逻辑或物理设计师手工准备一个平面布局图不同的是，Talus Vortex 能够在RTL综合的后期，从一个引入的网表中自动地生成一个具备原型品质的平面布局图。出于原型建模的目的，高品质的平面布局图是通过逻辑单元的水平布局、由时序和拥塞驱动的宏布局，以及在自动决策过程捕获的各种经生产验证的专业物理设计师技术来生成的。 与传统的综合工具不同，Talus Vortex 不会在流程的早期浪费时间，根据预估的线路负载模型来执行优化。随着设计的物理知识增加，以及关于全局布线和寄生效应的更精确数据的可用，诸如克隆、重建以及强度优化等额外的优化得以实施。通过实施这些特性获得的设计结果能够满足目标时序需求 ，同时获得了最小的面积和功耗。传统工具在逻辑综合阶段过早地做出上述各类决定，最终制约了物理设计工具的功能，导致设计无法收敛。 功能块实施实现了无与伦比的结果质量根据有代表性的基准，Talus Vortex 系统与竞争的解决方案相比，实现了更好的时序，5-10%的更小面积。无与伦比的QoR（结果质量）的根本在于突破了功能块级的实施技术，它们包括： 内置的、先进的时序和差动确保了跨所有模式和过程、电压和温度（PVT）功能角的协同的、构建即正确的时序分析和优化，同时也考虑了OCV（片上变异）和串扰的效应。实施过程中复杂多模式和多功能角交互作用的协同优化通过一个单模式签核级计时器规避了对迭代的需求，从而极大地缩短了周转时间。
业界唯一的统一数据模型在一个数据结构中包括了面向全部RTL-to-GDSII 流程的所有设计数据。这一驻留内存的数据模型确保了优化、实施和分析引擎能够立即访问数据，以便不间断地更新逻辑、物理、时序和其它的设计信息。这一特性使得这些引擎能够迅速、准确地做出动态的设计决策，从而确保了最优化的结果。 内置的串扰噪声和串扰延迟引擎使得Talus Vortex能够自动地解决所有的串扰延迟和串扰噪声问题，而且无需迭代反复 快速的实施级提取引擎提供了稍微悲观的精度，确保了内置的签核级提取器只能够检测到最少量的时序违背。 时钟树综合是经过完全整合的，以确保时钟能够同时满足时序和物理目标，同时优化了功率。Talus Vortex 利用先进的技术，诸如优化的时钟门极电路布局以及克隆和反克隆，以获得最好的负载分配。同时，它也充分利用了成熟的时钟算法，在流程变化和环境差异的条件下，最小化了偏移，同时满足了时序需求，维护了设计的鲁棒性。利用独一无二的时钟树可视化界面，用户能够轻松地浏览、分析以及显示时钟树。 新一代布线器结合了速度和规则的改进，实现了快速的、DRC-clean（设计规则检查） 布线。由时序和串扰驱动的布线器能够执行最顶层（层次化）以及标准单元布线。内置的基于多边形的DRC引擎面向先进的交互式布线提供了干净利落的布线，以及即时的反馈。Talus Vortex 完全支持主流硅片厂商和代工厂的90纳米、65纳米以及 45纳米设计规则，其中包括复杂的间距规则、通用的行程规则、堆叠型通路规则以及密集的线端规则。Talus Vortex 能够自动满足复杂的天线规则以及其它的特定流程的制造需求，诸如面向通路、金属开槽以及时序驱动的金属填充等面积最小化规则。这一运行在一个数据模型的整合引擎允许快速准确的由时序驱动的线路间距调整，面向地线和浮动金属的金属填充以及固有的（不是布线后产生的）冗余通路嵌入。Talus Vortex 提供了业界最好的面向布线的多线程加速，而且能够跨多CPUs进行分布式处理。
Loop中的签核（Sign-off）Talus Vortex与Quartz RC和 Quartz Time协同作业，提供了先进的签核级时序分析和优化功能。这一内置的具有签核精度的提取、时序和噪声分析引擎用于在设计优化过程中，消除实施和签核流程之间的迭代。通过Loop™技术中整合的Sign-off（签核），用户能够以比传统的独立工具流程更快的速度实现完美的时序收敛，简化签核为纯粹的网表活动。签核的提取精度接近于已知的寄生提取行业黄金标准,QuickCap® ，精度范围在5%以内。Talus Vortex 独一无二地利用了微捷码的QuickCap 技术，通过使用QuickCap CNE （关键网络提取），对于选定的关键时序网络，甚至能够获得更高的精度。Talus Vortex 提供了额外的先进时序功能，诸如增强电流源模型（ECSM）和复合成电流源（CCS）支持。 功能强大的GUI（图形用户界面）加速了设计调试和探测利用Talus Vortex系统中功能强大的可视化工具，设计师们能够浏览平面布局过程中所需的逻辑层次，指导分割决策。与连通性相关的可视化，诸如飞线和时钟域分布，提供了有价值的结构和约束条件改善信息。内置的时序观察器中基于间隔的关键路径时序柱状图使得设计师能够通过对RTL（通过Talus Design）、示意图、平面布局图或规划图的直接交叉探测迅速定位时序问题。此类分析非常容易辨别出漏掉的约束条件或例外情况，诸如假路径或多环路路径等。详细的功率报告和分布图提供了设计流程早期阶段的功率损耗和分布信息，节约了后期封装和设计重制的成本。
技术特点:
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