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  数码设计Hydra混合信号Titan Chip Finishing执行Talus DesignTalus qDRCTalus PowerTalus Power Pro Talus Vortex -------------Blast Create Blast Plan Pro Blast Fusion Blast PowerBlast Rail NX Blast Noise Blast Yield Blast Yield TX Blast Fusion QT 分析工具Quartz DFMQuartz RailQuartz TimeQuartz RC QuickCap QuickCap NX Quartz Formal Quartz SSTA物理验证Quartz DRC & LVS 描述SiliconSmart / HP
SiliconSmart DFM
SiliconSmart Sign-Off模拟电路FineSim Pro FineSim SPICE FineWave
芯片/封装共同设计RioMagic
RioMagic / Wirebond
晶圓廠分析Merlin's Framework
Camelot
YieldManager
LogicMapSmart Sampling    
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Talus Design系统是一个面向整芯片级的综合环境，确保了快速准确的RTL开发，满足了贯穿整个设计流程的芯片级约束，同时无需牺牲设计质量或产品交付日程安排。这一整合的环境通过自动化数据通路综合以及自动生成用于原型的平面布局图，从而引人注目地提高了芯片架构师和逻辑设计师的生产力。上述这些功能与可选择的跨多台计算机的自动化分布式处理相结合，使得Talus Design成为了微捷码产品的一个关键组成部分。Talus Design和Talus Vortex共同确保了从RTL到GDSII任意规模设计的实施，而且是以可预测的方式。 设计工程师需要根据设计规范对设计进行变更，这些变更往往贯穿在整个实施阶段中。在传统的层次化结构流程中，一旦RTL、时序以及物理约束合而为一时，则需要大量的手工工作使变更能够反映到物理分割以及焊点位置的各个层次、平面布局图、尺寸以及形状。而对于65纳米（nm）及其以下尺寸的系统芯片（SoC）设计，设计师们需要一套自动化的自顶向下或自底向上的整芯片级综合方法。Talus Design 满足了设计流程的方方面面，规避了耗时的手动工作，从而有效避免了生成新的错误—特别是对于那些必须在设计阶段的晚期进行的变更—同时确保了设计的收敛。
快速、大容量的RTL、DFT以及数据通路综合Talus Design系统充分利用了微捷码统一数据模型的大容量特性，能够综合含有数百万门极电路的RTL设计，而无需考虑分层次的分割或与防护频带相关的时序约束条件。该系统对整个芯片或者超大规模的逻辑部分进行综合，而不是大量无法计数的子模块，由于流程不受任意边界的的限制，因而获得了卓越的最佳结果。递增的细节描述性能使得设计中RTL的微小变更都能够迅速传递到实施流程，而无需对整个设计进行重新编译，众所周知，手工编译流程耗时且容易产生错误。
Talus Design系统中包含了一个内置的动态算法模块发生器，用来推断RTL资源内的数据通路组成要素，判断时序约束条件，从而自动地实施最佳宏架构，同时满足最小面积和最低功耗条件下的性能需求。与传统的综合不同，微捷码的模块发生器利用算符合并全面地综合整个算术表达式，同时通过共用跨层次边界的通用操作，来生成面向整个数据通路模块的最佳架构。利用其迅速综合能力，Talus Design 能够动态地实施数据通路模块，而无需创建可替代架构的大型缓存。同时，Talus Design 也具备独一无二的能力，在物理综合过程中交换架构，以获得理想的性能。 为了推动并简化对功能强大的、自动化设计环境的采用，Talus Design 系统综合并优化了来自各类行业标准HDL（硬件描述语言）格式的RTL输入，包括System Verilog (IEEE1800)、Verilog (IEEE 1364-1995 和 1364-2001) 以及 VHDL (IEEE 1076-1987, 1076-1993)。Talus Design 广泛适用于面向综合和重用的常用代码类型。同时，Talus Design 也支持综合pragmas 和用于传统商用综合工具的示例算法数据通路组件。 基于强度的延迟模型，实现了最理想的时序通过Talus Design， 微捷码引进了新的以基于强度的延迟模型为基础的优化功能。这一新的延迟模型能够在优化的早期阶段精确地判断缓冲和尺寸规模的影响。每个单元都会被分配一个连续的驱动强度，该强度提取了技术库中可用的实际尺寸。Talus Design 通过自动地提取HyperCell™模型，替代了每个逻辑块，而不是使用来自库中的固定单元。 最初的布局和布线是通过利用HyperCell模型来判定设计中所有路径的最终优化时序来完成的。在贯穿整个优化过程中，平面规划优化是通过根据负载和时序的变化不断地调整每个HyperCell的强度来实现的，从而确保了在优化的各个阶段都能获得最理想的延迟。最后，HyperCell通过一个离散的尺寸被映射到实际的库单元中。Talus Design 通过使用优化的、连续的尺寸规模调整连同适合的缓存，能够实现消耗更低功率，使用最小面积，同时满足时序需求的设计。 内置的、低功耗设计和优化Talus Design系统提供了一个整合的功率优化流程，与传统的独立综合工具相比，在实现了较高性能的同时，功耗下降最高可达到20%。功率优化功能与传统的综合相比能够实现更低的动态功耗。仅通过被优化的单元尺寸来驱动已知的负载，从而避免了单元中不必要的功率消耗。通过优化的尺寸规模来平衡单元的输入偏移也被用于降低整体开关功率。其它的功率优化功能，诸如基于多阈值电压（multi-Vt）库的优化、有DFT（可测试性设计）意识的自动时钟门控、在标准单元库中使用整合的时钟门控单元、同时检测被激活的寄存器以及层次化的时钟门控逻辑嵌入等技术，都能够最小化功率，改善可测试性。 利用面向优化功率分布的自动功率网格综合，Talus Design 通过将Talus Power做为可选配置项，能够接受用户定义的功率网格约束，并自动生成适当的功率回路。较之于根据传承设计为基础来近似估算电源数量的电子数据表方法，这种方法无疑是极为有效的。用户能够定义每一层的应用限定条件、电流密度或者电压降限制作为输入约束条件。设计师们也能够在规划的早期详细说明功率网格的最理想参数，定义焊点的位置，继而在详细的实施过程中，继续细化改进。这种方法免除了对功率网格冗余设计的需求，节约了芯片上宝贵的布线资源和空间。该自动化方法极大地缩短了设计收敛时间，同时无需牺牲芯片的性能。
在Talus Design系统中包含有先进的、低功耗设计功能，是做为可选配置提供给用户的。这些功能包括电压岛支持、自动的MTCMOS 开关嵌入，以及统一功率格式（UPF）。 自动的宏布局和物理综合与传统的流程需要逻辑或物理设计师手工准备一个平面布局图不同的是，Talus Design 能够在物理综合之前，在RTL综合的后期，自动地生成一个具备原型品质的平面布局图。出于原型建模的目的，高品质的平面布局图是通过逻辑单元的水平布局、由时序和拥塞驱动的宏布局，以及在自动决策过程捕获的各种经生产验证的专业物理设计师技术来生成的。 与传统的综合工具不同，Talus Design系统不会在流程的早期浪费时间，根据预估的线路负载模型来执行优化。随着设计的物理知识增加，以及全局布线和寄生效应的更精确数据的可用，诸如克隆、重建以及强度优化等额外的优化得以实施。通过实施这些特性获得的设计结果能够满足目标时序需求 ，同时获得最小的面积和功耗。传统工具在逻辑综合阶段过早地做出上述各类决定，最终制约了物理设计工具的功能，导致设计无法收敛。 综合全面的、可配置的DFT规则检查引擎为了改善设计的可测试性，Talus Design支持自顶向下和自底向上的层次化扫描嵌入，并贯穿在整个综合和物理设计流程中。Talus Design系统中配备了一个综合的、可配置的DFT（可测试性设计）流程检测引擎，使得用户能够分析并调试可测试性问题。一个修复机制会自动添加测试逻辑，并且有选择地增加测试点以解决测试问题，帮助改善测试覆盖率。在扫描嵌入期间，扫描链会被适当地、安全地加以平衡，以期能够降低测试时间。 该测试链能够通过后扫描流程检查加以验证，工具能够快速生成故障覆盖预估，与商用ATPG（自动测试向量生成）工具的最终结果只有1%的差距。继而，将生成用于领先的ATPG工具的超级文件，从而实现了无缝的交付。 其它的DFT策略，诸如片上检测矢量压缩、逻辑BIST（内置自测）、存储BIST，以及边界扫描嵌入都以RTL嵌入的形式以及通过接口接入来自领先DFT厂商的工具等方式得到支持。这些接口都是通过与微捷码绑定的DFT合作伙伴的通力协作而开发出来的，从而确保了Talus Design 与第三方DFT工具的无缝整合。
独立的时序分析器和约束Talus Design利用一个贯穿在整个RTL-to-GDSII流程中的独立静态时序分析器，消除了综合和物理设计之间的时序不匹配 。设计优化约束条件一旦在RTL级被设定，就要应用于整个综合和物理设计中。优化流程根据时序约束执行下推操作，以支持自顶向下的设计流程，以及上拉操作以支持层次化的、基于IP（知识产权）或黑盒子的自底向上的设计流程。 约束条件的设定广泛采用了SDC格式，并支持同步的多模式案例分析。定制的时序报告在整个芯片实施流程中均可用。内置的计时器确保了在原型建模过程中设计变更之后进行快速的、递增的时序分析。对功能块和芯片级时序的早期探究有助于识别并修正潜在的时序问题，这些问题来自于设计早期阶段不够优化的RTL代码或者错误的设计约束。 可选择的先进时序和差动引擎确保了跨所有模式和过程、电压和温度（PVT）功能角的协同的、构建即正确的时序分析结果和优化，同时也考虑了OCV（片上变异）和串扰的效应。这一实施级功能通过一个单模式签核级计时器规避了对迭代的需求，从而极大地缩短了周转时间。 可预测性改善了生产力Talus Design 系统确保了逻辑设计师们能够在设计流程的早期阶段进行试验，以改善RTL和时序约束，使得他们能够在比传统流程早得多的阶段创建一个平面布局图。这些早期的准备工作能够在数据不够完整的时候就开始实施。随着数据的逐渐清晰可用，细节逐步被添加进来，从而消除了设计周期末期耗时的迭代。这一功能使得逻辑设计师们能够向实施团队交付出具有较高可信度的Volcano™文件（微捷码的二进制数据格式），最终达成设计的收敛。保留平面布局图中所有已知的优良特性的功能增加了实施的可预测性，使得实施更加容易追踪、调试以及修改局部的变异。 通过Talus Design系统和 Talus Vortex系统中的自动化流程，实施不再是设计流程的瓶颈问题。电子系统级（ESL）设计师能够迅速判定可替换的系统架构对物理度量的影响，诸如面积、性能、功率、可布线性、可测试性、可制造性以及良率等。任何后期定义的规范、RTL或约束变化能够轻松地融合解决，而不会影响到交付时间表或工程团队的生产力。Talus也支持行业标准格式的交付结果，诸如为第三方物理设计工具所用的Verilog 网表、SDC约束、UPF（统一功率格式）功率计划以及DEF（设计交换格式）平面布局图等。 功能强大的GUI（图形用户界面）加速了设计调试和探测利用Talus Design系统中基于示意图的或基于规划图的可视性，逻辑设计师们能够在整个设计流程中检验RTL代码的功能型，察看逻辑分级、物理分割、引脚布局、时钟分布以及时序路径等。贯穿整个流程中的从示意图、平面布局图或规划图到RTL代码的交叉探测使得逻辑设计师们能够迅速识别、定位并修正由于时序约束或者不正确的RTL代码结构引起的问题。利用这一独一无二的调试功能，设计师们能够浏览平面布局过程中的逻辑层次，并指导分割决策的制定。与连通性相关的可视化，诸如飞线和时钟域分布，提供了有价值的结构和约束改善信息。内置的时序观察器中基于间隔的关键路径时序柱状图使得设计师能够通过对RTL、示意图、平面布局图或规划图的直接交叉探测迅速定位时序问题。此类分析非常容易辨别出漏掉的约束条件或例外情况，诸如假路径或多环路路径等。详细的功率报告和分布图提供了设计流程早期阶段的功率损耗和分布信息，节约了后期封装和设计重制的成本。
技术特点:
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