对真正的可制造设计和可确保良率设计的追求远不是目前现有的设计规则和OPC的简单组合能够实现的

简介

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目前，可制造设计(DFM)和可确保良率设计(DFY)吸引了大量的关注力。其中的一个问题是就电子和电子设计自动化(EDA)业界的很多事项而言，DFM和DFY的条款还没有详细定义。事实上，因为不同的公司往往站在它们各自的立场上以不同的方式来定义这些条款，因此可能有一种论调是这些条款已经定义得过于详细了。

其实，实际情况是，这两种理念无非都是为了克服同样问题：设计出芯片能够用于生产制造，而且芯片能够按照规划的功能工作。发表这篇白皮书的目的在于在面对90纳米和65纳米技术标准时，为什么存在DFM/DFY的问题，当未来发展到更小的技术标准时为什么这些问题将变得更加严重，以及为什么传承下来的设计工具和流程无法经过简单的装配来解决这些问题。同时本文还探讨了当前超深亚微米技术对真正DFM/DFY流程的核心需求。

实际上，隐藏在当前大量的DFM/DFY问题背后的核心问题是硅片的特征结构)要远远小于用来制造它们的光波长如图1所示)。

图1.所见并非所得

这种情况类似于试图用一根直径1英寸的画笔去画一条1/4英寸宽的线条。如果我们假设上图中所示的绿色线条的几何形状是理想状态希望的)的形式，那么它就是通过物理设计工具生成的最初的GDSII文件中的形状。现在的问题是如果以光掩膜工艺生产这一设计形状，那么随着最新技术标准的尺寸下降，硅片上显示的相应形状将会失真，远远偏离最初的理想形状。

目前的一种解决方法是用各种各样的分辨率增强技术(RET)对GDSII文件进行后处理，如光学邻近效应修正技术(OPC)以及相移掩模技术(PSM)等。举例说明，如果采用OPC技术方法，工具通过增强现有的特性或增加新的特性来修正GDSII文件－也就是著名的次分辨率辅助特性(SRAF)－以获得更好的适印性。另一种方法是变化图像，前提是我们了解印刷工艺会导致图像失真，而且了解失真的方式，然后按照失真相反的方向使原图失真，这样就能够致使两种失真效果相互抵消。

存在的问题是－在最后的GDSII文件和光掩膜前后关系中－设计中的每个结构都会收到周围环境的影响，即受到最邻近的结构影响。换一种方式来说明就是，如果GDSII文件和光掩膜中两个几何拓扑形状互相隔离，那么它们的印刷形状就不会有问题，但是如果这两个形状被安排得非常接近，制造这些形状的光之间会产生干涉效应，进而导致每个形状失真，通常以抽象的方式。

最终的结果就是设计中的方方面面，下至时序和每个单元与轨的可靠性－都将受到设计的布局布线的严重影响。事实上，在同一技术标准下、在相同面积的晶粒上部署了相同数量的单元相同的单元关联混合类型)的两个设计，会由于各自不同的布局配置，而产生大不相同的良率。

一般来讲，制造和良率问题分为四大类，如图2所示。灾难性问题包括诸如缺少通路导致芯片完全失效的问题。相比而言，参数问题能够保留芯片的功能性，但是可能超出额定范围，例如，500M赫兹的器件只能运行在300M赫兹，或者设计功耗小于5瓦的组件实际功耗却为8瓦。灾难性问题和参数问题的起源可以被细分为系统特性驱动的)效应和统计学随机)事件。

图2.制造和良率问题被分为四大类

真正的DFM/DFY解决方案必须能够积极地解决这四大类问题；然而，不幸的是，在90纳米及其更小技术标准制造环境中，现有的流程根本无法解决这些问题。过去，设计界和制造界一直被视作非常独立、截然不同的两个实体。到目前为止，设计师仍然被屏蔽在制造工艺的复杂性之外，仅使用由代工厂提供的“设计规则”和“推荐使用的规则”来完成设计。

在早期的技术标准环境下，如果设计师－以及他们的工具－能够严格地遵循这些规则，那么他们就理所当然地认为芯片是能够被生产制造出来的；产生的任何良率问题都被认为是代工厂的问题，往往通过改善制造工艺的性能或者通过对工艺过程实施严格的控制来解决问题。然而，对于目前的超深亚微米技术标准，这些规则不足以反映制造工艺流程的根本原理。这意味着即使设计师小心翼翼地遵守代工厂提供的所有规则，制造出来的芯片仍然需要面对无法接受的良率问题。

每个新技术代的设计规则正在变得越来越复杂。举例说明，在130纳米技术标准下，设计规则数量相对较少，也比较简单，一般规则表达为“最小线轨宽度应该等于xxx，而且两条线轨之间的最佳距离应该等于yyy”。

但是到了90纳米的制造环境，设计规则开始增生扩散，变得更加复杂，而且，65纳米的设计规则则变得极其复杂；例如，即便是一个简单的线端规则也要用非常非常多的参数表达如图3所示)。

图3.65纳米的设计规则极其复杂。

最后的结果就是诸如此类的设计规则数量和复杂性呈螺旋上升，以至于无法控制，使用这些规则可能会占用大量的内存，需要额外的运行时间。而且，正如前文所谈论的，这些规则事实上并不能代表实际情况背后的根本原理；将另一个结构诸如线轨或单元布置在与原结构相近的位置，可能会制造出两个结构都无法接受的产品，因此，即使设计师严格追随所有的设计规则，设计出的芯片仍然还是会失效。

除了上文所讨论的设计规则，设计师们同时也使用推荐规则的“工具套件”。例如，始终都存在这样的概率－尽管比较低－通路可能没有印刷成功。因此，当一个器件中包含千万个甚至上亿个通路时，其中的一个通路没被印刷成功的可能性就接近确定性了。

利用推荐规则解决这些问题的办法可能是增加冗余通路。但是，由于缺乏如何准确地部署此类通路的知识，设计师可能会随意布置这些通路，不可避免地浪费了大量的硅片空间。现在的问题是当利用传统的设计工具和流程时，事实上，系统不可能判断特殊通路是否有帮助，因此设计师必须尽力而为，亲自动手，并将设计结果交付到制造环节。

事实是，可能存在很多互相冲突的需求；例如，在线圈轻微调整、线端规则、冗余通路插入等之间哪一个最优先。加大力度改善良率问题－诸如不加选择地增加冗余通路－可能会扰乱面积、时序和功耗等项目的设计。

更为糟糕的是，在某些情况下，增加冗余通路可能会产生对光刻非常不利拓扑图，最终将导致其它的装置纷纷失效。这里再举一个例子，增加线轨之间的距离通常会被视作一个比较好的实践，但是对于超深亚微米级的设计，存在一些间距配置－称之为“禁止的间距”－对光刻非常不利，进而导致无法接受的产品。

正如前文讨论过的，目前的设计流程是以设计师使用设计规则和推荐规则为基础的－最终－生成原始GDSII文件，然后再以各种分辨率增强技术(RET)进行后处理，诸如OPC和PSM。

那么当前的问题是所有的RET都发生版图之后布局布线)，这对于设计流程而言已经太晚了。如果输入到RET工具中的设计状况不佳－利用现有的流程只能达到这样的水平－然后数据尺寸和运行时间都被推翻，因此，会导致掩膜成本大幅度增加。而且，在某些情况下，利用原始设计完全不可能满足RET的全部需求例如，需要增加结构)；需要消耗大量的时间重新返回到物理设计部分，修改设计，为RET预留出位置，如此循环，将导致设计性能特征的改变。

对于任何一个整合的电路制造工艺过程，都无法避免工艺过程自身以及环境的变化。这些变化可能会导致器件拓扑结构、行为以及性能的波动。如果性能变化超出规范定义，那么它将被归类为良率失败形式，即参数性良率损失。

在传统的设计方法学中，一般通过定义最差情况来解决此类变化，从而确保了在任何条件下器件性能都能满足规范要求。随着半导体技术向纳米领域纵深发展，最差情况方法面临着严峻的挑战。抛开其它的因素，由于很多参数都会影响变化，特别是很多参数之间存在复杂的相互关联，因此定义真正的最差情况变得极其困难。更糟糕的是，这些参数的相对分布正在变得越来越宽泛，导致利用现有的设计优化技术很难将整体分布调整到能够接受的范围。

对于传统设计流程而言，唯一真正的解决方案是在规范中包括额外的安全余量，定义设计的保护频带。但是这一方案将导致很难顺利地完成设计，而且会产生很多无法接受的性能。

传统DFM/DFY方法的局限性可以通过回到最初的制造和良率问题矩阵进行总结如图4所示)。

图4.传统DFM/DFY方法的局限性。

在系统化-灾难性的分类中，存在的问题是规划布局布线)工具所使用的设计规则不具备解决复杂光刻系统的交互作用和影响的能力；也就是说，在一个元件或线轨旁边布置另一个元件或线轨可能会对这两个结构的印刷产生负面影响。同样，在系统化-参数的分类中，分析工具也不具备解决复杂光刻系统的交互作用和影响的能力；在这种情况下，在一个元件或线轨旁边布置另一个元件或线轨可能会同时影响这两个结构的属性和时序。

需要再次说明的是，在统计学-灾难性的分类中，诸如增加冗余通路的推荐规则也不具备解决光刻系统的交互作用和影响的能力。那么产生的结果就是增加一个特殊的通路可能会产生对光刻不利的情况，最终会对器件良率产生负面影响，与最初的期冀完全背道而驰。最后，在统计学-参数的分类中，传统的分析工具无法解决统计学的影响，意味着必须在最差情况下进行设计，最终将影响器件的性能和良率。

被传统的DFM/DFY方法彻底遗忘掉的最重要的一点是，在这两个方法中，“D”代表的是设计。也就是说，DFM/DFY意味着在设计阶段进行分析、预防、修正以及校验；并非如OPC技术那样进行GDSII后修正。

有制造/良率意识的综合优化
理想条件下，制造和良率等因素应该贯穿在设计流程中综合阶段的方方面面。传统的综合引擎以库中各种单元的时序、面积和功率特性加上由设计师定义的设计约束为基础进行它们的选择和优化。如果定义库也被赋予了良率的特征，那么综合引擎能够权衡和优化时序、面积、功率和良率等因素，创造出最佳性能，进而实现更好的良率。

有许多关键的技术能够确保有良率意识的综合方法达成上述目标，包括精确的良率模型和分析、协同优化以及利用统一数据库模型。当涉及到库中其它单元时，每个单元都应该与精确的良率模型相关联，因此能够确保在后续的设计优化过程中进行的良率估算是可靠的。协同优化应该能够继续推动设计目标之间的权衡。同时，统一数据库模型是关键因素，能够确保实时地获得协同优化算法需要的最新信息。

有制造/良率意识的布局
正如前文所述，设计中的每个结构都会受到周围环境的影响，即收到距离最接近的其它结构的影响。如果两个单元的位置彼此距离比较远，同时也远离其它的结构，那么这些单元的几何拓扑形状印刷效果就比较正常。但是如果同样单元的放置位置紧邻其它单元，那么形成单元的光之间产生的干涉效应将修改这些单元的几何拓扑形状，最终以抽象的方式导致这些单元失真。

由于布局将影响单元的适印性，最终的结果是一个单元的方方面面－下至时序和可靠性－都将受到布局中周围单元和其它结构的严重影响。在某些情况下，这种解决方案需要布局引擎合理分布指定单元，并在它们之间增加留白空间。但是，这种布局方式并不适合所有的单元；除非选择进行智能的操作，那么在布局过程中不加选择地增加留白空间，无疑将占用更多地面积，降低芯片的速度。

一言以蔽之，必须通过更智能的有制造和良率意识的布局引擎来满足单元的适印性，同时具备必要的知识和下游OPC的约束。布局引擎中嵌入的适印性光刻的)分析功能使得引擎能够识别出必须避开的图形，并识别出必须为下游的OPC留出额外空间的位置。由于此类的分析通常需要“自由地”执行，因此它的算法在运行时间和内存利用方面必须极其有效，而且应该使用尽可能多的基于物理的模型。

有制造/良率意识的布线
除了与设计规则相关的良率失败，还有其它两种主要的失效机制会发生在设计的布局部分。其中一个是由随机发生的晶圆缺陷引起的，另一个是由适印性问题引起的，当半导体行业向超深亚微米领域纵深发展时，这两个问题将变得越来越突出。

至于与缺陷相关的失效，可以尝试要么减少容易导致缺陷的特性数量依赖特性的失效)，要么减少容易导致缺陷的面积依赖关键面积的失效)。早期的一个例子应该是接触孔或通路；后期的例子应该是多余的材料导致短路或缺少材料导致开路。这些机制紧密的交织在一起，以至于无法实现最优化的设计方案，除非以精确的良率模型为基础经过综合的分析指导。

与随机缺陷相对应的，适印性问题则实质上属于系统的缺陷。当单元库中增加了各种加强良率的元素时，就能够解决单元内部图形的适印性。相比较而言，线圈图形的适印性则必须通过更智能的布线器来实现，该系统具备约束知识以及下游OPC的需求。在布局过程中，布线器中嵌入式的适印性光刻的)分析能力能够识别出必须避开的图形，并识别出必须为下游的OPC留出额外空间的位置。再次重申，由于此类的分析通常需要多次“自由地”执行，因此它的算法在运行时间和内存利用方面必须极其有效，而且应该使用尽可能多的基于物理的模型。

由有光刻意识的布局和布线引擎的组合，能够实现对后规划OPC的需求最小化，增加了任意一种此类OPC需要的有效性。这些引擎同时也可以标记出规划中不需要进行OPC的部分，并将此信息传递给后续的OPC工具，因而可以有效地防止OPC执行不必要的修正而浪费时间。由于设计过程中，OPC的发生被减小到最小或经过了事先预测，因此它对时序和面积的影响也将最小，因此实现了结构修正设计的收敛。

参数性的良率分析
制造工艺和环境不可避免的会发生变化，也将导致芯片性能的变化，这些变化可以被描述为一个分布。当芯片性能偏离出规范之外时，发生的就是参数良率损失。为了最大化参数良率，必须采用新型的统计设计方法论，其中包括在规范窗口中间设置分布的方法－一种被称为设计集中的技术－同时保持在窗口中展开分布曲线，称为设计钝化。

此类统计学设计方法论在建模、分析以及提取时，需要一个全新的基础库。工艺过程和环境的变化应该用少量的“变化”参数来代表，从统计学意义来度量，而且库中所有的模型－诸如延迟和功率－都应该表示为这些参数的函数。同样，设计过程中线圈的阻抗、电容和电感也都应该通过参数提取，表示为这些参数的函数。

新的分析工具将利用这些参数模型和提取，使用统计学的方法。例如，统计静态时序分析(SSTA)可以用来计算设计中每个路径和节点的统计时序；这些时序不在以单一值表示，而是以由变化的参数分布决定的分布曲线表示。此类参数模型和提取能够被用于解决晶粒内部和晶粒之间的变化，而且工艺过程或环境的任意变化都能够直接与设计性能的变化相关联。

总结

与真正的DFM/DFY设计环境相关的需求能够满足当前预计未来)超深亚微米技术标准的要求，可以通过返回到最初的制造和良率问题矩阵来总结如下如图5所示)。

图5.与真正的DFM/DFY方法相关的需求

这里，需要的是一个完整的RTL到GDSII流程，其中所有的设计和分析引擎都具有DFM/DFY意识。特别值得注意的是，一个真正的DFM/DFY解决方案将具备有光刻意识的布局和布线引擎，以及统计的分析引擎。

此类解决方案同时也需要利用统一数据库模型，这样流程中的所有工具－从分析到布局布线、时序、提取、功率和信号完整性分析，都能够立即、同时地使用完全相同的数据。下面举一个实际示例来说明其具体含义，我们考虑当布线器正在布置一条线轨的时候，同时发生的还有：线轨的寄生电容将被提取、延迟计算将被执行、布线的信号完整性将被评估、该线轨关联的其它结构反之亦然)光刻效果将被判断。布线器也将利用所有数据，以确保能够“自由地”进行必要的修改。

在真正的DFM/DFY解决方案中，有光刻意识的布局布线引擎将真正地引领简单设计规则的使用。在使用推荐规则时，如添加冗余通路，这些有光刻意识的引擎将一个通路一个通路地度量其对可靠性和良率的影响。当加上分析工具时，就能够解决由光刻和统计效应引起的时序变化，一个真正的DFM/DFY环境完全有能力面向当前的技术标准以及未来将涌现出的技术标准，满足制造和良率需要的设计需求。