Blast Yield® 是面向90纳米和以下工艺集成电路设计的、独一无二的DFM和DFY解决方案。Blast Yield为微捷码(Magma)先进的从RTL到GDSII实施流程整合了综合的可制造性和良率增强技术。通过Blast Yield，设计师们能够改善可制造性和良率，同时协同地优化时序、面积、功率和噪音。

确保可制造性和最大化良率已经成为90纳米和65纳米设计中面临的最主要挑战。如果不能解决这些挑战，将导致制造良率的大幅度降低，无疑增加了良率攀升的难度，并产生更高的整体成本。传统上，集成电路(IC)设计师们无需考虑制造工艺的复杂过程。IC设计的可制造性一般是通过严格地遵循设计规则和应用分辨率增强技术(RET)，诸如光学临近效应修正(OPC)来实现的。随着半导体技术继续向更精细化发展，设计规则和RET必须要紧跟制造工艺过程复杂性和失真度的需求。结果就是导致设计规则在数量和复杂性方面呈爆炸式增长，同时也导致与RET相关的运行时间和数据量的大幅度增加。显然在这种情况下传统的技术已经不再起作用。必须在设计流程的早期考虑可制造性和良率问题。

面向90纳米级集成电路(IC)设计的可制造性设计(DFM)和确保良率设计(DFY)解决方案的有效性体现在能够确保设计师门在贯穿于从RTL到GDSII的实施流程中满足可制造性和良率需求。设计师们能够同时在良率、时序、面积和功耗之间做出权衡，以改善的良率实现完整的设计收敛。将这样的解决方案无缝整合到从RTL到GDSII的流程中势在必行，从而提供了改善单元良率和线圈良率的综合技术。通过整合的解决方案，实现了硅片中最小的功能性和参数性良率损失，大幅度地节约了成本。Blast Yield恰恰是能够满足上述需求的解决方案，该方案整合了在设计流程尽早改善良率的能力，确保了设计师们最大程度的挖掘设计的良率潜能，有效的实现了成本节约。

主要特点：

• 有良率意识的技术映射
• 有良率意识的单元尺寸定义
• 单元良率分析
• 良率分布图查看器

• 随机缺陷的CAA
• CAA驱动的线圈分布
• 先进DFM规则的完整支持
• 快速、准确的OPC仿真
• 有OPC意识的布线

• DEF(平面规划),Verilog(网表),.lib,SDC,SPEF,LEF,GDSII,Volcano(Magma格式)

• ®DEF(平面规划),Verilog(网表),.lib,SDC,SPEF,LEF,GDSII,Volcano(Magma格式)