可视化的设计探测
- 时序和早期硅验证(增益)报告
- 跨RTL、原理图和版图规划交叉检测时序路径
- 连通性分析－飞线
- 逻辑层次细化
- 时钟域可视化
- 利用控制/反馈
层次化的浏览和操作
- 逻辑层次化操作L
- 选择性分组/扁平的层次化，以实现布局
自动化的自顶向下设计规划和原型
- 时序驱动的、可视的平面宏布局和标准单元布局
- 软宏布局和构图的自动物理分割
- 全局布线驱动的引脚优化
- 交互式软宏布局和构图，包括对线性块的支持
- 低工作量、可调整的物理综合和优化
完整的平面规划
- 处理混合或局部网表、黑盒子和知识产权(IPs)的能力
- 平面规划初始化
- 用户可控制的I/O焊盘布局
- 边界扫描布局
- 实现交互式平面规划编译的完整工具盒
- 层次化选择、移动、重构、对齐、倒装、软宏旋转
- 平面规划冲突浏览器，实现问题源的定位和修正
- 综合的引脚编译能力
- 线性块构图以及引脚分配
- 利用封锁和清除实现布局控制
- 利用晕圈的布线资源分配
- 对平面规划类型的灵活支持
–基于通路的、基于接合点的
- 全局布线
- 中继器插入
- DRC-准确的电源规划与布线
- 引脚分配/优化–飞线、基于全局布线器的
- 支持直通下推存储器和直通隧道
- 功率下推
- 基于增益的时间预算和时序下推/上拉；支持SDC
时钟树浏览/规划接口 |
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开放式系统，实现简便易行的、行业格式的传递
- 设计导入/导出的标准格式
–Verilog,.LIB,LEF,DEF,SDC,
SPEF,SDF,GDSII
- 约束条件–生成SDC文档
- Verilog-优化的网表
- 平面规划和标准的单元布局–DEF
- 寄生效应–SPEF
- 延时–SDF
- Magma-Tcl环境
- 使用脚本访问的简单数据模型
- 灵活的、用户定制的流程
- 流程驱动的图形用户接口(GUI)一步一步地引导用户整个贯通整个流程
输入
- Verilog网表
- 库-.lib,GDSII,LEF
- 约束条件-SDC
- Volcano(Magma格式)
输出
- Verilog网表
- 平面规划-DEF
- 约束条件-SDC
- 延时-SDF
- 寄生效应-SPEF
Volcano(Magma格式) |
