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数据表 (PDF英文版) |
ArchEvaluator™提供了高效率和高可靠的新型可编程逻辑架构定量评估。在硬件和软件实施之前，利用对架构进行评估的能力，PLD和结构化ASIC的设计师们能够确保交付最先进设计的最佳性能和密度。
在传统的可编程逻辑器件(PLD)设计流程中，架构设计和软件工具开发往往是两个独立的(分开)的过程，通常会导致PLD的失效。而ArchEvaluator有机地平衡了详细的架构建模和优化算法，实现了各种可编程架构的映射和物理综合，确保PLD和结构化ASIC的设计师们充满自信地、有效地定量评估新型的可编程逻辑的架构。这是目前业界唯一的能够实现架构评估的商业化EDA工具，能够确保可编程和结构化ASIC供应商们设计并评估新的、友好综合的架构，从而实现最佳的性能和密度。
ArchEvaluator能够评估广泛的架构参数、通过充分利用最基本架构的算法，ArchEvaluator使得PLD或结构化ASIC芯片架构师能够充分地探讨性能、密度和功率的权衡折衷，实现最先进技术的设计。当架构定稿时，ArchEvaluator将自动地从评估软件环境移植到产品化综合和映射工具中。
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